1892ВМ4Я (МС-0226G)

Документация,

Микросхемы сигнальных процессоров 1892ВМ5Я (MC-0226, ЦПОС-02) и 1892ВМ4Я (MC-0226G, МЦОС) спроектированы по заказу НИИСИ РАН как однокристальные трехпроцессорные "системы на кристалле" (SOC) на базе IP-ядерной (IP-intellectual property) платформы "МУЛЬТИКОР", разработанной в ГУП НПЦ "ЭЛВИС".

 

Все три процессорных ядра работают независимо друг от друга (каждый по своей собственной программе) и вследствие этого представляют систему на кристалле MIMD - архитектуры (MIMD - Multiple Instructions Multiple Data).

1892ВМ5Я имеет следующие функциональные параметры:

• Центральный процессор (CPU):

  • Архитектура - MIPS32;

  • 32-х битные шины передачи адреса и данных;

  • Кэш команд объемом 16 Кбайт:

  • Архитектура привилегированных ресурсов в стиле ядра R4000:

    • Регистры Count/Compare для прерываний реального времени;

    • Отдельный вектор обработки исключений по прерываниям;

  • Программируемое устройство управления памятью:

    • Два режима работы - с TLB (Translation Look aside Buffer) и FM (Fixed Mapped);

    • 16 строк в режиме TLB;

  • Устройство умножения и деления;

  • JTAG IEEE 1149.1, встроенные средства отладки программ;

  • Производительность - 100 млн. оп/сек;

  • Оперативная память центрального процессора (CRAM) объемом 32 Кбайт;

  • 5 внешних запросов прерывания, в том числе немаскируемое прерывание (NMI);

• Два цифровых сигнальных сопроцессора (DSP0-DSP1), каждый из которых характеризуется следующими возможностями:

  • "Гарвардская" RISC - подобная архитектура с оригинальной системой команд и преимущественно однотактным исполнением инструкций;

  • 2SIMD (Single Instruction Multiple Data) организация потоков команд и данных;

  • Набор инструкций, совмещающий процедуры обработки и пересылки;

  • 3-ступенчатый конвейер по выполнению 32- и 64-разрядных инструкций;

  • Расширенные возможности по динамическому диапазону обрабатываемых данных, позволяющие обрабатывать данные в 8/16/32-разрядных форматах с фиксированной точкой, либо в одном из форматов с плавающей точкой - 24Е8 (стандарт IEEE 754) или 32Е16 (расширенный формат). Обеспечение при этом компромиссного выбора между точностью и производительностью. Аппаратные меры повышения точности и динамического диапазона (блочная плавающая точка; режим насыщения; инструкции преобразования форматов);

  • Аппаратная поддержка программных циклов;

  • Программная совместимость снизу с сигнальным контроллером 1892ВМ2Я (МС-24);

  • Память программ PRAM объемом 16 Кбайт;

  • Двухпортовые памяти данных XRAM и YRAM объемом 96 и 32 Кбайт соответственно;

  • Пиковая производительность обеспечиваемая двумя DSP-ядрами:

    • 1200 млн. оп/с 32-битных операций с плавающей точкой (IEEE 754);

    • 7200 млн. оп/с 8-битных операций с фиксированной точкой;

    • 3200 млн. оп/с 16-битных операций с фиксированной точкой;

    • 1600 млн. оп/с 32-битных операций с фиксированной точкой;

• Порт внешней памяти (MPORT):

  • Шина данных - 64 разряда, шина адреса - 32 разряда;

  • Поддержка асинхронной памяти типа SRAM, ROM, FLASH;

  • Поддержка синхронной памяти типа SDRAM;

  • Поддержка синхронной статической памяти типа SBSRAM;

  • Программное конфигурирование типа памяти и объема ее сегмента;

  • Программное задание циклов ожидания;

  • Формирование сигналов выборки 4 сегментов памяти;

  • Обеспечение обслуживания 4 внешних прерываний;

  • Перевод SDRAM в режим энергосбережения;

• Контроллер PCI (PMSC - PCI Master-Slave controller)(*):

  • Соответствует спецификации Local Bus Specification. Rev. 2.2;

  • Тактовая частота - до 100 МГц;

  • Разрядность - 32 разряда;

  • Режимы Master и Slave;

  • 2 канала DMA;

  • Встроен арбитр с циклически изменяемыми приоритетами запросов;

• Периферийные устройства(*):

  • 12 - канальный контроллер прямого доступа в память (DMA). 4 внешних запроса прямого доступа. Специальные режимы синхронизации. Поддержка 2-мерной и разрядно-инверсной адресации. Режим передачи Flyby, подобный реализованному в ADSP-TS201: внешнее устройство - внешняя память;

  • четыре линковых порта (LPORT) совместимые с ADSP21160. Имеется режим работы в качестве портов ввода-вывода общего назначения (GPIO);

  • универсальный асинхронный порт (UART) типа 16550;

  • 32-разрядный интервальный таймер (IT);

  • 32-разрядный таймер реального времени (RTT);

  • 32-разрядный сторожевой таймер (WDT);

• Дополнительные возможности и особенности:

  • Узел фазовой автоподстройки частоты (PLL) c умножителем/делителем входной частоты;

  • Встроенные средства отладки программ (OnCD);

  • Порт JTAG в соответствии со стандартом IEEE 1149.1;

  • Режимы энергосбережения;

  • Корпус: металлополимерный HSBGA-416 с улучшенными характеристиками по рассеиваемой мощности.

(*) Примечание:
Микросхема МЦОС отличается от микросхемы ЦПОС-02 наличием второго PCI-контроллера на кристалле и отсутствием 4-х линковых портов (LPORT).

В состав отладочных комплектов для микросхем 1892ВМ5Я (МС-0226) и 1892ВМ4Я (МС-0226G) входят: отладочный модуль, комплект кабелей и блока питания для подключения микросхемы через JTAG-порт к ПЭВМ, а также CD c документацией и Инструментальным ПО - MCStudio.

Для отладки программного обеспечения средствами MCStudio на аппаратуре, разработанной пользователем, отдельно поставляется адаптер JTAG-EPP.

На CPU-ядро микросхемы может быть установлено ядро ОС Linux 2.6.19 или ОС жесткого реального времени QNX 6.3 (Neutrino).

В табл.1 приведены основные параметры быстродействия процессоров 1892ВМ5Я (МС-0226) и 1892ВМ4Я (МС-0226G). Сравнение с зарубежными процессорами приведено здесь.

Общие характеристики быстродействия микросхемы 1892ВМ5Я (MC-0226) следует оценивать как лучшие в 2 раза по отношению к параметрам, представленным в таблице 1, так как в составе микросхемы присутствуют два одинаковых DSP-ядра.

Таблица 1. Основные параметры быстродействия одного DSP – процессора в составе микросхемы 1892ВМ5Я (MC0226).

Характеристика	Значение
Пиковая производительность (в количестве арифметических операцийза 1 такт) для: 1-битного целочисленного формата 8-битного целочисленного формата 16-битного целочисленного формата 32-битного целочисленного формата 32-битного формата плавающей точки (IEEE754)	128 36 16 9 6
Количество МАС - операций (умножение с накоплением) за 1 такт: - МАС 1*1+32, целочисленный 1-битный формат - МАС (8+j8)*(8+j8)+(32+j32), комплексный целочисленный 8-битный формат - МАС 16*16+32 , целочисленный 16-битный формат - МАС 32*32+64,целочисленный 32-битный формат - MAC32*32+32, формат 32-битных данных с плавающей точкой (IEEE754)	64 4 4 2 2
Время выполнения операции сложения с плавающей точкой расширенного формата 32e16, в тактах: с нормализацией результата без нормализации результата	2.5 1.5
Время выполнения операции вычитания с плавающей точкой расширенного формата 32e16, в тактах: с округлением без округления с нормализацией результата без округления и нормализации	3 2.5 2 1.5
Время выполнения операции сложения и вычитания одной пары операндов с плавающей точкой расширенного формата 32e16, в тактах: с округлением без округления с нормализацией результата без округления и нормализации	4.5 4 2.5 2
Время выполнения операции умножения с плавающей точкой расширенного формата 32e16, в тактах: с нормализацией результата без нормализации результата	2 1
Нерекурсивная фильтрация, целочисленный формат 16*16+32: производительность, число тактов на отвод скалярная задержка	0.25 1
Нерекурсивная фильтрация, целочисленный формат 32*32+64: производительность, число тактов на отвод скалярная задержка	0.5 1
Нерекурсивная фильтрация, целочисленный комплексный формат (8+j8)*(8+j8)+(32+j32): производительность, число тактов на отвод скалярная задержка	0.25 1
Нерекурсивная фильтрация, целочисленный комплексный формат (16+j16)*(16+j16)+(32+j32): производительность, число тактов на отвод скалярная задержка	1 2
Нерекурсивная фильтрация, целочисленный комплексный формат (32+j32)*(32+j32)+(64+j64): производительность, число тактов на отвод скалярная задержка	2 4
Нерекурсивная фильтрация, комплексный формат плавающей точки (32+j32)*(32+j32)+(32+j32): производительность, число тактов на отвод скалярная задержка	2 4
БПФ-1024, комплексный формат данных и коэффициентов (16+j16), блочная плавающая точка, в тактах	5800
БПФ-1024, комплексный формат 32-битной плавающей точки (IEEE754), в тактах	10500
БПФ-256, комплексный формат данных и коэффициентов (16+j16), блочная плавающая точка, в тактах	1200
БПФ-256, комплексный формат 32-битной плавающей точки (IEEE754), в тактах	2150
Декодер Витерби, на одну метрику пути, 16-битный формат, в тактах	0.5
БП Уолша – Адамара – 256, комплексное, формат (16+j16), блочная плавающая точка, в тактах	600
Деление (y/x), формат 32-битной плавающей точки, стандарт IEEE754, в тактах *)	5
Обратная величина квадратному корню, формат 32-битной плавающей точки, стандарт IEEE754, в тактах	6

Примечания к табл. 1:
*) От 2 до 5 тактов для деления и от 2 до 6 тактов для операции вычисления обратной величины квадратному корню, в зависимости от требуемой точности результата

CPU-ядро является ведущим в трехпроцессорной конфигурации микросхемы и выполняет основную программу. Для CPU-ядра обеспечен доступ к ресурсам DSP-ядер, являющихся ведомыми по отношению к CPU-ядру: обмен данными CPU-ядра с ресурсами DSP-ядер выполняется по командам LOAD, STORE. Память DSP-ядер и их регистры для CPU-ядра 32-разрядные (словные), то есть состояние двух младших разрядов адреса игнорируется.

CPU-ядро управляет работой DSP-ядер, передавая им задание (макрокоманду). Затем запускает DSP-ядра, переводя их из режима STOP в режим RUN. С другой стороны, DSP-ядра формируют следующие прерывания в CPU-ядро: программное, по переполнению стека, при выполнении команды STOP, при достижении адреса останова при исполнении программы до адреса останова или завершении требуемого числа шагов при пошаговом исполнении программы.

CPU по шине CDB имеет доступ ко всем устройствам 1892ВМ5Я.

Коммутатор обеспечивает передачу данных между любым исполнительным устройством (Slave) и любым задатчиком (Master). При этом процесс передачи данных между любыми парами Slave-Master выполняется параллельно и без конфликтов.

Исполнительными устройствами являются блоки внутренней памяти (CRAM, память DSP0-DSP3) или любая внешняя память, доступная через MPORT. Задатчиками могут быть CPU, каналы DMA линковых портов, каналы DMA типа память-память и каналы DMA контроллера PCI.

Микросхема имеет следующие выводы (корпус HSBGA416):

Структурная схема микросхемы 1892ВМ5Я (МС-0226) приведена на рис. 1.

Рис. 1. Структурная схема микросхемы 1892ВМ5Я (MC-0226)

В состав 1892ВМ5Я (MC-0226) входят следующие основные компоненты:

• CPU – центральный процессор на основе RISC-ядра;

• CRAM – двухпортовая оперативная память центрального процессора;

• DSP0, DSP1 – сопроцессоры цифровой обработки сигналов с плавающей и фиксированной точкой;

• MPORT – порт внешней памяти;

• PMSC (PCI Master-Slave controller) – контроллер PCI;

• ICTR – контроллер прерываний;

• LPORT0:LPORT3 – линковые порты;

• UART – универсальный асинхронный порт;

• ICACHE – кэш программ центрального процессора;

• IT – интервальный таймер;

• WDT – сторожевой таймер;

• RTT – таймер реального времени;

• DMA – контроллер прямого доступа в память;

• LportCh – каналы DMA линковых портов;

• MemCh – каналы DMA типа память-память;

• PMCh, PSCh – каналы DMA контроллера PCI;

• JTAG – отладочный порт;

• SWITCH – коммутатор;

• PLL – узел фазовой автоподстройки частоты (умножитель частоты);

• CDB[31:0] – шина данных CPU;

• A[31:0] – шина адреса порта внешней памяти;

• D[63:0] – шина данных порта внешней памяти;

• OnCD – встроенные средства отладки программ;

• JTAG – отладочный порт.