Микросхема сигнального процессора 1892ВМ2Я (MC-24) — это однокристальная двухпроцессорная «система на кристалле» (SOC) на базе IP-ядерной (IP — intellectual property) платформы «МУЛЬТИКОР», разработанной в АО НПЦ «ЭЛВИС».

Структурная схема микросхемы 1892ВМ2Я(MC-24)

В состав 1892ВМ2Я (MC-24) входят следующие основные узлы и компоненты:

• CPU — центральный процессор на основе RISC-ядра;

• CRAM — двухпортовая оперативная память центрального процессора;

• DSP — сопроцессор цифровой обработки сигналов с фиксированной точкой;

• DMA — контроллер прямого доступа в память;

• MPORT — порт внешней памяти;

• SPORT — последовательный порт;

• LPORT — линковый порт;

• UART — универсальный асинхронный порт;

• ICACHE — кэш программ центрального процессора;

• IT — интервальный таймер;

• WDT — сторожевой таймер;

• RTT — таймер реального времени;

• CDB[31:0] — шина данных CPU;

• DDB[63:0] — шина данных DMA;

• A[31:0] — шина адреса порта внешней памяти;

• D[63:0] — шина данных порта внешней памяти;

• OnCD — встроенные средства отладки программ;

• XRAM, YRAM — памяти данных DSP;

• PRAM — память программ DSP;

• AGU — адресный генератор;

• EDBS — коммутатор внешних шин;

• IDBS — коммутатор внутренних шин;

• PCU — устройство программного управления;

• PAG — генератор адреса программ;

• PDC — программный дешифратор;

• RF — регистровый файл;

• ALU — арифметическое устройство;

• ALUCtr — управление ALU;

• XDB0–XDB3, GDB, PDB — шина данных DSP;

• XAB, YAB, PAB — адресные шины DSP;

• M, S, A, L — арифметические узлы ALU DSP.

В таблице ниже приведены основные параметры быстродействия процессора 1892ВМ2Я. Сравнение с зарубежными процессорами приведено здесь.

Параметры быстродействия DSP-ядра процессора 1892ВМ2Я (МС-24)

CPU-ядро является ведущим в двухпроцессорной конфигурации микросхемы и выполняет основную программу. Для CPU-ядра обеспечен доступ к ресурсам DSP-ядра, являющегося ведомым по отношению к CPU-ядру: обмен данными CPU-ядра с ресурсами DSP-ядра выполняется по командам LOAD, STORE. Память DSP-ядра и его регистры для CPU-ядра 32-разрядные (словные), то есть состояние двух младших разрядов адреса игнорируется.

CPU-ядро управляет работой DSP-ядра, передавая ему задание (макрокоманду). Затем запускает DSP-ядро, переводя его из режима STOP в режим RUN. С другой стороны, DSP-ядро формирует следующие прерывания в CPU-ядро: программное; по переполнению стека; при выполнении команды STOP; при достижении адреса останова при исполнении программы до адреса останова или завершении требуемого числа шагов при пошаговом исполнении программы.

Внутренние интерфейсы микросхемы выполнены в соответствии со спецификацией шины AHB (Advanced High-performance Bus) архитектуры AMBA (Advanced Microcontroller Bus Architecture). Микросхема имеет следующие выводы (корпус HSBGA292):

Центральный процессор (CPU)

• Архитектура — совместимая с MIPS32.

• 32-х битные шины передачи адреса и данных.

• Кэш команд объемом 16 Кбайт.

• Архитектура привилегированных ресурсов в стиле ядра R4000: регистры Count/Compare для прерываний реального времени, отдельный вектор обработки исключений по прерываниям.

• Программируемое устройство управления памятью: два режима работы — с TLB (Translation Look aside Buffer) и FM (Fixed Mapped), 16 строк в режиме TLB.

• Устройство умножения и деления.

• Встроенные средства отладки программ на основе JTAG IEEE 1149.1.

• Производительность — 80 млн. оп./сек.

• Оперативная память центрального процессора (CRAM) объемом 32 Кбайт.

• 5 внешних запросов прерывания, в том числе немаскируемое прерывание (NMI).

Цифровой сигнальный процессор (DSP)

• «Гарвардская» RISC-подобная архитектура с оригинальной системой команд и преимущественно однотактным исполнением инструкций.

• 2SIMD (Single Instruction Multiple Data) организация потоков команд и данных.

• Стандартный набор инструкций, процедуры обработки данных и пересылки совмещаются.

• 3-ступенчатый конвейер по выполнению 32- и 64-разрядных инструкций.

• Расширенные возможности по динамическому диапазону обрабатываемых данных, позволяющие обрабатывать данные в 8/16/32-разрядных форматах с фиксированной точкой, либо в одном из форматов с плавающей точкой — 24Е8 (стандарт IEEE 754) или 32Е16 (расширенный формат). При этом обеспечивается возможность компромиссного выбора между точностью и производительностью. Аппаратные меры повышения точности и динамического диапазона (блочная плавающая точка; режим насыщения; инструкции преобразования форматов).

• Аппаратная поддержка программных циклов.

• Память программ PRAM объемом 16 Кбайт.

• Двухпортовые памяти данных XRAM и YRAM объемом 128 и 32 Кбайт соответственно.

• Пиковая производительность DSP:

  • 480 млн. оп/с 32-битных операций с плавающей точкой (IEEE 754);

  • 2880 млн. оп/с 8-битных операций с фиксированной точкой;

  • 1280 млн. оп/с 16-битных операций с фиксированной точкой;

  • 640 млн. оп/с 32-битных операций с фиксированной точкой.

Порт внешней памяти (MPORT)

• Шина данных — 64 разряда, шина адреса — 32 разряда.

• Встроенный контроллер управления статической памятью типа SRAM, FLASH, ROM, а также синхронной динамической памятью типа SDRAM.

• Программное конфигурирование типа памяти и объема ее сегмента;

• Программное задание циклов ожидания.

• Формирование сигналов выборки 4 сегментов памяти.

• Обеспечение обслуживания 4 внешних прерываний.

• Перевод SDRAM в режим энергосбережения.

Периферийные устройства

• 12-канальный контроллер прямого доступа в память (DMA). 4 внешних запроса прямого доступа. Специальные режимы синхронизации. Поддержка 2-мерной и разрядно-инверсной адресации. Режим передачи Flyby, подобный реализованному в ADSP-TS201: внешнее устройство — внешняя память.

• два порта обмена последовательным кодом (SPORT), совместимые с ADSP21160 (разработка фирмы ADI).

• четыре линковых порта (LPORT), совместимые с ADSP21160. Имеется режим работы в качестве портов ввода-вывода общего назначения (GPIO).

• универсальный асинхронный порт (UART) типа 16550.

• 32-разрядный интервальный таймер (IT).

• 32-разрядный таймер реального времени (RTT).

• 32-разрядный сторожевой таймер (WDT).

Дополнительные возможности и особенности

• Узел фазовой автоподстройки частоты (PLL) c умножителем/делителем входной частоты.

• Встроенные средства отладки программ (OnCD).

• Порт JTAG в соответствии со стандартом IEEE 1149.1;

• Рассеиваемая мощность, мВт: около 1500 (максимальная); режимы энергосбережения: 700 — при неработающем DSP-ядре (режим Stop); 80 — при программном уменьшении тактовой частоты в 16 раз; 30 — при программном отключении тактовой частоты (включение тактовой частоты осуществляется по внешним прерываниям).

• Корпус: HSBGA292 размером 27*27 мм*мм с улучшенными характеристиками по рассеиваемой мощности.